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{
"digital-ide.property-json.generate.title": "生成 property.json 配置文件",
"digital-ide.property-json.overwrite.title": "修改默认的 property.json 模板文件",
"digital-ide.hdlDoc.exportFile.title": "导出当前文件的文档",
"digital-ide.hdlDoc.exportProject.title": "导出当前项目的文档",
"digital-ide.hdlDoc.showWebview.title": "在 webview 中展示文档",
"digital-ide.tool.instance.title": "生成选中 module 的例化模板",
"digital-ide.tool.testbench.title": "从当前文件中选择 module 生成 testbench",
"digital-ide.tool.icarus.simulateFile.title": "对当前模块进行仿真",
"digital-ide.treeView.arch.expand.title": "展开视图中的所有项目",
"digital-ide.treeView.arch.collapse.title": "收起视图中的所有项目",
"digital-ide.treeView.arch.refresh.title": "刷新树视图",
"digital-ide.treeView.arch.openFile.title": "在树视图打开相应的文件",
"digital-ide.tool.clean.title": "清理的当前项目",
"digital-ide.soft.launch.title": "启动SDK开发辅助功能",
"digital-ide.soft.build.title": "建立项目当前的SDK",
"digital-ide.soft.download.title": "下载文件到设备引导",
"digital-ide.hard.launch.title": "启动FPGA开发辅助功能",
"digital-ide.hard.simulate.title": "启动生产仿真",
"digital-ide.hard.simulate.cli.title": "CLI",
"digital-ide.hard.simulate.gui.title": "GUI",
"digital-ide.hard.refresh.title": "刷新当前的项目文件",
"digital-ide.hard.build.title": "fpga构建当前项目",
"digital-ide.hard.build.synth.title": "Synth当前项目",
"digital-ide.hard.build.impl.title": "Impl当前项目",
"digital-ide.hard.build.bitstream.title": "生成一些文件",
"digital-ide.hard.program.title": "下载文件到设备",
"digital-ide.hard.gui.title": "打开界面",
"digital-ide.hard.exit.title": "退出当前项目",
"digital-ide.pickLibrary.title": "选择库文件",
"digital-ide.pl.setSrcTop.title": "设置为 src 的顶层文件",
"digital-ide.pl.setSimTop.title": "设置为 sim 的顶层文件",
"digital-ide.pl.addDevice.title": "添加 device",
"digital-ide.pl.delDevice.title": "删除 device",
"digital-ide.pl.addFile.title": "添加文件",
"digital-ide.pl.delFile.title": "d删除文件",
"digital-ide.netlist.title": "netlist",
"digital-ide.fsm.title": "有限状态机",
"digital-ide.lsp.tool.insertTextToUri.title": "插入文本uri",
"digital-ide.lsp.tool.transformOldPropertyFile.title": "转换配置文件从先前版本到新版本",
"digital-ide.vhdl2vlog.title": "vhdl代码翻译为verilog代码",
"digital-ide.fsm.show.title": "显示当前文件的FSM图",
"digital-ide.netlist.show.title": "显示当前文件的netlist",
"digital-ide.waveviewer.show.title": "在 dide viewer 中渲染当前的 vcd",
"digital-ide.lsp.vlog.linter.pick.title": "选择 Verilog 的诊断",
"digital-ide.lsp.svlog.linter.pick.title": "选择 System Verilog 的诊断",
"digital-ide.lsp.vhdl.linter.pick.title": "选择 VHDL 的诊断",
"digital-ide.lsp.systemverilog.linter.pick.title": "选择 SystemVerilog 的诊断",
"digital-ide.tool.export-filelist.title": "导出 filelist",
"digital-ide.treeview": "Digital IDE: 模块树",
"digital-ide.digital-lsp.download.title": "下载 Digital LSP 语言服务器",
"digital-ide.welcome.show.title": "在 Digital-IDE 中显示欢迎文本",
"digital-ide.dont-show-again.propose.issue.title": "在 Digital-IDE 中显示欢迎文本",
"digital-ide.lib.custom.path.title": "用户自定义 lib 目录的路径",
"digital-ide.prj.file.structure.notice.title": "是否在本地文件被删除时显示提示",
"digital-ide.prj.vivado.install.path.title": "设置 Xilinx Vivado 安装路径。例如：D:/APP/vivado_18_3/Vivado/2018.3/bin 。默认路径是 C:/Xilinx/Vivado/2018.3/bin\n如果将相对路径添加到环境变量 PATH 中，请忽略此设置",
"digital-ide.prj.modelsim.install.path.title": "设置 Modelsim 安装路径。默认路径是 C:/modeltech64_10.4/win64\n如果将相对路径添加到环境变量 PATH 中，请忽略此设置",
"digital-ide.prj.xilinx.IP.repo.path.title": "用户设计的 Xilinx IP 库路径。配置此属性后，插件将自动将路径添加到 Vivado 的 IP 库中。",
"digital-ide.prj.xilinx.BD.repo.path.title": "用户定义的 Xilinx BD 文件放置路径",
"digital-ide.prj.xsdk.install.path.title": "",
"digital-ide.function.doc.webview.backgroundImage.title": "背景图片的 URL",
"digital-ide.function.doc.pdf.scale.title": "导出的 PDF 缩放比例",
"digital-ide.function.doc.pdf.printBackground.title": "是否打印背景",
"digital-ide.function.doc.pdf.landscape.title": "是否以横向样式导出 PDF",
"digital-ide.function.doc.pdf.format.title": "PDF 尺寸格式",
"digital-ide.function.doc.pdf.displayHeaderFooter.title": "在导出的 PDF 中显示页眉和页脚",
"digital-ide.function.doc.pdf.browserPath.title": "Edge 或 Chrome 的绝对路径，我们需要浏览器来渲染 PDF。默认路径为 C:/Program Files (x86)/Microsoft/Edge/Application/msedge.exe",
"digital-ide.function.doc.pdf.margin.top.title": "导出的 PDF 的上边距，单位 cm",
"digital-ide.function.doc.pdf.margin.right.title": "导出的 PDF 的右边距，单位 cm",
"digital-ide.function.doc.pdf.margin.bottom.title": "导出的 PDF 的下边距，单位 cm",
"digital-ide.function.doc.pdf.margin.left.title": "导出的 PDF 的左边距，单位 cm",
"digital-ide.function.doc.pdf.headerTemplate.title": "页眉的 HTML 模板，如果 displayHeaderFooter 设置为 false，则此设置将被忽略",
"digital-ide.function.doc.pdf.footerTemplate.title": "页脚的 HTML 模板，如果 displayHeaderFooter 设置为 false，则此设置将被忽略",
"digital-ide.prj.iverilog.install.path.title": "Icarus Verilog 组件的安装路径，如果设置为空，则使用环境中的 iverilog 和 vvp 进行仿真。否则，将使用安装路径中的组件。",
"digital-ide.function.simulate.simulationHome.title": "仿真文件夹路径，仿真期间的 .vvp 和其他文件将生成在此处",
"digital-ide.function.simulate.gtkwavePath.title": "gtkwave 软件的启动路径的绝对路径",
"digital-ide.function.simulate.xilinxLibPath.title": "仿真用 Xilinx 库的路径",
"digital-ide.function.simulate.runInTerminal.title": "在终端中运行仿真命令，而不是在输出中运行",
"digital-ide.function.lsp.formatter.vlog.default.style.title": "选择 Verilog 和 SystemVerilog 格式化器样式。",
"digital-ide.function.lsp.formatter.vlog.default.args.title": "在此处添加 Verilog 格式化器参数（如 istyle）。",
"digital-ide.function.lsp.formatter.vhdl.default.keyword-case.title": "关键字大小写",
"digital-ide.function.lsp.formatter.vhdl.default.align-comments.title": "对齐注释",
"digital-ide.function.lsp.formatter.vhdl.default.type-name-case.title": "类型名称大小写",
"digital-ide.function.lsp.formatter.vhdl.default.indentation.title": "缩进",
"digital-ide.function.lsp.completion.vlog.auto-add-include.title": "触发模块的自动补全时，如果顶部 include 宏中没有包含被例化模块所在的文件，则自动在文件顶部添加 `include \"xxx.v\"",
"digital-ide.function.lsp.completion.vlog.auto-add-output-declaration.title": "触发模块的自动补全时，在例化模块上方自动生成 output 类型信号的申明",
"digital-ide.function.lsp.linter.verilog.diagnostor.title": "选择编辑 Verilog 时的诊断器进行语法检查",
"digital-ide.function.lsp.linter.systemverilog.diagnostor.title": "选择编辑 SystemVerilog 时的诊断器进行语法检查",
"digital-ide.function.lsp.linter.vhdl.diagnostor.title": "选择编辑 VHDL 时的诊断器进行语法检查",
"digital-ide.function.instantiation.addComment.title": "在进行实例化时添加注释，如 // 端口, // 输入, // 输出，包括模块调用的完成",
"digital-ide.function.instantiation.autoNetOutputDeclaration.title": "在实例化发生时自动在作用域中声明输出类型的网络。",
"fpga-support.onTypeFormattingTriggerCharacters.title": "onTypeFormatting 的触发字符",
"digital-ide.function.lsp.file-parse-maxsize.title": "最大解析的文件阈值，大小超出这个值的文件不会被解析。单位为 MB，必须是整数。默认为 1MB",
"digital-ide.structure.from-xilinx-to-standard.title": "将 Xilinx 项目转换成 Digital IDE 标准项目结构",
"digital-ide.prj.verible.install.path.title": "verible 的安装目录路径，也就是包含 verible-verilog-syntax 可执行文件的文件夹的绝对路径。如果不指定，默认采用 verible-verilog-syntax 执行诊断。",
"digital-ide.prj.verilator.install.path.title": "verilator 的安装目录路径，也就是包含了 verilator 可执行文件的文件夹的绝对路径。如果不指定，默认采用 verilator 执行诊断。",
"digital-ide.function.lsp.linter.mode.title": "指定诊断器的诊断模式",
"digital-ide.function.lsp.linter.mode.0.title": "将所有设计源直接进行诊断，并报错，无论文件是否打开。",
"digital-ide.function.lsp.linter.mode.1.title": "单文件关闭时，对应报错去除，打开哪个文件就对哪个文件进行诊断。",
"digital-ide.function.lsp.linter.mode.2.title": "全局关闭，即整个工程都不进行工程报错。",
"digital-ide.function.lsp.linter.linter-level.title": "诊断器诊断等级设置",
"digital-ide.function.lsp.linter.linter-level.error.title": "只显示错误",
"digital-ide.function.lsp.linter.linter-level.warning.title": "显示错误和警告",
"digital-ide.function.netlist.schema-mode.title": "选择 Netlist 综合模式",
"digital-ide.function.netlist.schema-mode.0.title": "行为前综合",
"digital-ide.function.netlist.schema-mode.1.title": "行为后综合",
"digital-ide.function.netlist.schema-mode.2.title": "RTL后综合",
"digital-ide.run-ys.title": "运行 yosys 脚本",
"digital-ide.digital-lsp.install.title": "安装 Digital LSP 语言服务器"
}